Orodha ya maudhui:
- Hatua ya 1: UART ni nini?
- Hatua ya 2: Maelezo
- Hatua ya 3: Njia ya Kubuni
- Hatua ya 4: Matokeo ya Uigaji
- Hatua ya 5: Faili zilizoambatanishwa
Video: Ubunifu wa UART katika VHDL: Hatua 5
2024 Mwandishi: John Day | [email protected]. Mwisho uliobadilishwa: 2024-01-30 12:51
UART inasimama kwa Mpokeaji wa Mpokeaji Asynchronous wa Universal. Ni itifaki maarufu zaidi na rahisi ya mawasiliano ya serial. Katika hii ya kufundisha, utajifunza jinsi ya kuunda moduli ya UART katika VHDL.
Hatua ya 1: UART ni nini?
Ili kuwasiliana na vifaa anuwai, wasindikaji au watawala kawaida hutumia mawasiliano ya UART. Ni mawasiliano rahisi na ya haraka. Kwa kuwa UART ni mahitaji ya chini kwa karibu wasindikaji wote, kawaida hutengenezwa kama cores laini za IP katika VHDL au Verilog kwa utumiaji upya na urahisi wa ujumuishaji.
Hatua ya 2: Maelezo
Maelezo ya UART iliyoundwa yamepewa hapa chini:
* Ishara za kawaida za UART.
* Kiwango kinachoweza kusanidiwa cha baud kutoka 600-115200.
* Sampuli = 8x @ mpokeaji
* Ubunifu uliothibitishwa wa FPGA - kwenye bodi ya Xilinx Artix 7.
* Ilijaribiwa kwa vifaa vya pembeni vya UART, Hyperterminal kwa mafanikio - wote baudrate
Hatua ya 3: Njia ya Kubuni
-
Tutatengeneza moduli 3, ambazo tutaunganisha baadaye ili kukamilisha UART.
- Moduli ya Kusambaza: Inachukua huduma ya usambazaji wa data ya serial
- Moduli ya Mpokeaji: Inatunza mapokezi ya data ya serial
- Moduli ya jenereta ya Baud: Inatunza kizazi cha saa ya baud.
- Moduli ya jenereta ya Baud inasanidi kwa nguvu. Inazalisha saa mbili za baud kutoka saa kuu, kulingana na kasi inayotaka. Moja ya kusambaza, nyingine kwa mpokeaji.
- Moduli ya mpokeaji hutumia kiwango cha sampuli cha 8x ili kupunguza uwezekano wa makosa katika mapokezi, yaani., Saa ya baud ya mpokeaji ni saa 8x ya saa ya kusambaza
- Ishara za kudhibiti kudhibiti usafirishaji na mapokezi, na vile vile ishara ya kukatiza.
- Kiolesura cha serial cha UART kisicho na usawa kidogo, kusimama moja na kuanza kidogo, bits 8 za data.
- Muunganisho sawa wa kuwasiliana na mwenyeji yaani., Processor au mtawala, ambaye hulisha na kupokea data inayofanana kwenda na kutoka UART.
Hatua ya 4: Matokeo ya Uigaji
Hatua ya 5: Faili zilizoambatanishwa
* Moduli ya transmita ya UART -vd
* Moduli ya mpokeaji wa UART - faili ya vhd
* Baud jenereta moduli - vhd faili
* Moduli ya UART - Moduli kuu ya juu inayojumuisha moduli zilizo hapo juu - faili ya vhd
* Nyaraka kamili za UART IP Core - pdf
Kwa maswali yoyote, jisikie huru kuwasiliana nami:
Mitu Raj
nifuate:
Kwa maswali, wasiliana na: [email protected]
Ilipendekeza:
Ubunifu wa Mchezo katika Flick katika Hatua 5: Hatua 5
Ubunifu wa Mchezo katika Flick katika Hatua 5: Flick ni njia rahisi sana ya kutengeneza mchezo, haswa kitu kama fumbo, riwaya ya kuona, au mchezo wa adventure
Ubunifu wa Kidhibiti Rahisi cha Kuweka Cache cha Ushirika katika VHDL: Hatua 4
Ubunifu wa Kidhibiti Rahisi cha Kuweka Cache cha Ushirika katika VHDL: Katika agizo langu la awali, tuliona jinsi ya kubuni kidhibiti cha kache rahisi cha moja kwa moja. Wakati huu, tunasonga mbele. Tutatengeneza njia rahisi ya kuweka njia nne ya kidhibiti cha ushirika. Faida? Kiwango kidogo cha kukosa, lakini kwa gharama ya maelezo
Ubunifu wa Kidhibiti cha Kukatiza kinachopangwa katika VHDL: Hatua 4
Ubunifu wa Mdhibiti wa Kukatiza unaoweza kupangwa katika VHDL: Nimezidiwa na aina ya majibu ninayopata kwenye blogi hii. Asante watu kwa kutembelea blogi yangu na kunihamasisha kushiriki maarifa yangu na wewe. Wakati huu, nitawasilisha muundo wa moduli nyingine ya kupendeza tunayoiona katika SOC zote - Kukatiza C
Ubunifu wa Kidhibiti Rahisi cha Cache katika VHDL: Hatua 4
Ubunifu wa Kidhibiti Rahisi cha Cache katika VHDL: Ninaandika hii inayoweza kufundishwa, kwa sababu niliona ni ngumu kupata nambari ya kumbukumbu ya VHDL kujifunza na kuanza kubuni kidhibiti cha kache. Kwa hivyo niliunda kiboreshaji mwenyewe kutoka mwanzoni, na nikaijaribu kwa mafanikio kwenye FPGA. Nina p
Ubunifu wa I2C Master katika VHDL: Hatua 5
Ubunifu wa I2C Master katika VHDL: Katika hii kufundisha, Kubuni bwana rahisi wa I2C katika VHDL inajadiliwa. Kumbuka: bonyeza kila picha ili uone picha kamili