Ubunifu wa Kidhibiti Rahisi cha Kuweka Cache cha Ushirika katika VHDL: Hatua 4

2024 Mwandishi: John Day | [email protected]. Mwisho uliobadilishwa: 2024-01-30 12:51

Katika mafundisho yangu ya hapo awali, tuliona jinsi ya kuunda kidhibiti rahisi cha moja kwa moja cha ramani. Wakati huu, tunasonga mbele. Tutatengeneza njia rahisi ya kuweka njia nne ya kidhibiti cha ushirika. Faida? Kiwango kidogo cha kukosa, lakini kwa gharama ya utendaji. Kama blogi yangu ya zamani, tungetengeneza na kuiga processor nzima, kumbukumbu kuu na mazingira ya cache ili kujaribu kidhibiti chetu cha kashe. Natumai nyinyi mnaona hii kama rejeleo linalofaa kuelewa dhana na kubuni vidhibiti vyako vya cache hapo baadaye. Kwa kuwa mfano wa processor (benchi ya jaribio) na mfumo kuu wa kumbukumbu ni sawa kabisa na blogi yangu ya awali, sitawaelezea tena. Tafadhali rejelea yaliyofundishwa hapo awali kwa maelezo kuhusu hilo.

Hatua ya 1: Maelezo

Angalia haraka kupitia maelezo ya Mdhibiti wa kache yaliyowasilishwa hapa:

• Njia nne ya Kuweka Kidhibiti cha Kishirika cha Ushirika (nenda kwenye kiunga hiki ikiwa unatafuta Mdhibiti wa Cache wa Moja kwa Moja wa Ramani).
• Benki moja, Inazuia Cache.
• Sera ya Kuandika-Kupitia maandishi ya maandishi.
• Sera-Kuzunguka Sera juu ya miss miss.
• Sera ya Uingizwaji wa Pseudo-LRU (pLRU).
• Weka safu ndani ya kidhibiti.
• Vigezo vinavyoweza kusanidiwa.

Vielelezo chaguo-msingi vya Kumbukumbu ya Cache na Kumbukumbu kuu ni sawa na kutoka kwa maelezo yangu ya awali. Tafadhali rejea kwao.

Hatua ya 2: Mtazamo wa RTL wa Mfumo Mzima

Uwakilishi kamili wa RTL wa Moduli ya Juu umeonyeshwa kwenye Kielelezo (ukiondoa processor). Chaguo-msingi za mabasi ni:

• Basi zote za Takwimu ni Basi 32-bit.
• Anwani ya Bus = 32-bit Bus (Lakini ni bits 10 tu zinazoweza kushughulikiwa hapa na Kumbukumbu).
• Kuzuia Takwimu = bits 128 (Bus pana ya Bandwidth kwa Soma).
• Vipengele vyote vinaendeshwa na saa sawa.

Hatua ya 3: Matokeo ya Mtihani

Moduli ya Juu ilijaribiwa kwa kutumia Benchi ya Mtihani, ambayo inaunda tu Prosesa isiyo na bomba, kama vile tulivyofanya katika mwisho wa kufundisha. Benchi ya Mtihani hutengeneza maombi ya Soma / Andika Takwimu kwa Kumbukumbu mara kwa mara. Hii inadhihaki maagizo ya kawaida ya "Mzigo" na "Hifadhi", kawaida katika programu zote zilizotekelezwa na processor.

Matokeo ya majaribio yalithibitisha ufanisi wa Mdhibiti wa Cache. Zifuatazo ni takwimu za mtihani zilizozingatiwa:

• Ishara zote za Soma / Andika Miss na Hit zilitengenezwa kwa usahihi.
• Shughuli zote za Kusoma / Kuandika Takwimu zilifanikiwa kwa njia zote nne.
• algorithm ya pLRU imethibitishwa kwa mafanikio kwa uingizwaji wa mistari ya akiba.
• Hakuna utaftaji wa data / shida za kutofautiana zilizogunduliwa.
• Ubunifu ulithibitishwa kwa muda mzuri kwa Maxm. Mzunguko wa saa ya kazi = 100 MHz katika Xilinx Virtex-4 ML-403 Bodi (mfumo mzima), 110 MHz kwa Mdhibiti wa Cache peke yake.
• Kuzuia RAM zilifikiriwa kwa Kumbukumbu kuu. Safu zingine zote zilitekelezwa kwenye LUTs.

Hatua ya 4: Faili zilizoambatanishwa

Faili zifuatazo zimeambatanishwa hapa na blogi hii:

• Faili za. VHD za Mdhibiti wa Cache, Mpangilio wa Takwimu za Cache, Mfumo wa Kumbukumbu kuu.
• Benchi la Mtihani.
• Nyaraka kwenye Kidhibiti cha Cache.

Vidokezo:

• Pitia nyaraka kwa uelewa kamili wa uainishaji wa Mdhibiti wa kache uliowasilishwa hapa.
• Mabadiliko yoyote katika nambari yanategemea moduli zingine. Kwa hivyo, mabadiliko yanapaswa kufanywa kwa busara.
• Zingatia maoni na vichwa vyote ambavyo nimetoa.
• Ikiwa kwa sababu yoyote, Zuia RAM hazizingatiwi Kumbukumbu kuu, PUNGUZA saizi ya kumbukumbu, ikifuatiwa na mabadiliko katika upana wa basi ya anwani kwenye faili na kadhalika. Ili kumbukumbu hiyo hiyo iweze kutekelezwa ama kwenye LUTs au RAM iliyosambazwa. Hii itaokoa wakati na rasilimali. Au, Nenda kwa nyaraka maalum za FPGA na upate nambari inayofaa ya Kuzuia RAM na uhariri nambari ipasavyo, na utumie maelezo sawa ya upana wa basi. Mbinu sawa kwa Altera FPGAs.