Orodha ya maudhui:
- Hatua ya 1: Muhtasari wa Basi ya I2C
- Hatua ya 2: Ubunifu wa RTL katika VHDL
- Hatua ya 3: Uigaji na Upimaji
- Hatua ya 4: Vidokezo Muhimu
- Hatua ya 5: Faili zimeambatishwa
Video: Ubunifu wa I2C Master katika VHDL: Hatua 5
2024 Mwandishi: John Day | [email protected]. Mwisho uliobadilishwa: 2024-01-30 12:51
Katika hii inayoweza kufundishwa, Kubuni bwana rahisi wa I2C katika VHDL inajadiliwa.
KUMBUKA: bonyeza kila picha ili uone picha kamili
Hatua ya 1: Muhtasari wa Basi ya I2C
• Inasimama kwa Mzunguko uliojumuishwa.
• Synchronous, Nusu duplex.
• Maingiliano mawili ya waya - SDA na SCL.
• SDA - laini ya Takwimu laini inayodhibitiwa na Mwalimu na Mtumwa
• SCL - Saa ya Siri iliyotengenezwa na Mwalimu
• Mbwana-wengi, itifaki ya watumwa wengi.
• Njia mbili - 100 kbits / sec na 400 kbits / sec: polepole na haraka.
Hatua ya 2: Ubunifu wa RTL katika VHDL
Aina za Ubunifu wa Mwalimu wetu wa I2C
- Sura ya data ya 8-bit.
- Udhibiti wa umoja wa mwelekeo wa SCL tu.
- Anwani ya mtumwa 7-bit.
- Inasaidia njia zote za polepole na za haraka.
- Mwalimu Mmoja, Mtumwa Mengi.
- Inazingatia specs asili za I2C na Philips.
Nambari safi ya RTL hutumiwa. Kwa hivyo IP inaweza kubebeka kwa urahisi kwenye FPGA zote. Ubunifu wa msingi wa FSM unaotumia saa iliyotengenezwa ndani huhakikisha eneo bora na utendaji.
Hatua ya 3: Uigaji na Upimaji
Mazingira ya Mtihani
- Uigaji wa kazi na upimaji ukitumia IP ya Watumwa wa I2C.
- Imetengenezwa kwa kutumia zana ya Xilinx Vivado.
- Imetekelezwa na kupimwa kwenye bodi ya Artix-7 FPGA.
- Ubunifu uliothibitishwa wa muda wa 100 MHz.
- Fomu za mawimbi zilizojaribiwa kwenye DSO / CRO.
- Imefanikiwa kujaribu mawasiliano na Arduino UNO kama Mtumwa wa I2C.
Hatua ya 4: Vidokezo Muhimu
- Wakati wa kujaribu Master kutumia I2C Slave IP, sanidi nambari ya mtumwa kulingana na mahitaji yako. Unaweza kutaka kubadilisha mzunguko wa saa chaguomsingi na anwani ya mtumwa. Mzunguko wa saa unapaswa kusanidiwa katika Msimbo wa Mwalimu pia.
- Wakati wa kujaribu kwenye bodi, usisahau vipingaji vya kuvuta kwani laini ya SDA ni pato la kawaida la kukimbia !!! Angalia google kwa kontena iliyopendekezwa ya kuvuta kwa kasi tofauti za i2c. Nilitumia 2.2K kwa 100 kHz.
- Ikiwa haitumii benchi ya jaribio na simulizi ya Mwalimu kwa kujitegemea, onyesha kwa uangalifu ishara ya SDA, kwani ni ishara ya mwelekeo wa pande mbili (inout). Ina madereva mawili, upande wa bwana na upande wa mtumwa. Unapaswa kujua wakati wa 'kulazimisha' na wakati wa 'kulazimisha'.
- SCL ni unidirectional line. Hakuna haja ya kuvuta.
- Tafadhali nenda kwenye Hati ya IP kabisa.
Hatua ya 5: Faili zimeambatishwa
- Nambari zote za RTL za I2C Master.
- Benchi ya mtihani, nambari za Watumwa za I2C pia, kwa upimaji.
- Nyaraka za IP.
Kwa maswali yoyote, jisikie huru kuwasiliana nami:
Mitu Raj
nifuate:
Kwa maswali, wasiliana na: [email protected]
Ilipendekeza:
Ubunifu wa Mchezo katika Flick katika Hatua 5: Hatua 5
Ubunifu wa Mchezo katika Flick katika Hatua 5: Flick ni njia rahisi sana ya kutengeneza mchezo, haswa kitu kama fumbo, riwaya ya kuona, au mchezo wa adventure
Ubunifu wa Kidhibiti Rahisi cha Kuweka Cache cha Ushirika katika VHDL: Hatua 4
Ubunifu wa Kidhibiti Rahisi cha Kuweka Cache cha Ushirika katika VHDL: Katika agizo langu la awali, tuliona jinsi ya kubuni kidhibiti cha kache rahisi cha moja kwa moja. Wakati huu, tunasonga mbele. Tutatengeneza njia rahisi ya kuweka njia nne ya kidhibiti cha ushirika. Faida? Kiwango kidogo cha kukosa, lakini kwa gharama ya maelezo
Ubunifu wa Kidhibiti cha Kukatiza kinachopangwa katika VHDL: Hatua 4
Ubunifu wa Mdhibiti wa Kukatiza unaoweza kupangwa katika VHDL: Nimezidiwa na aina ya majibu ninayopata kwenye blogi hii. Asante watu kwa kutembelea blogi yangu na kunihamasisha kushiriki maarifa yangu na wewe. Wakati huu, nitawasilisha muundo wa moduli nyingine ya kupendeza tunayoiona katika SOC zote - Kukatiza C
Ubunifu wa Kidhibiti Rahisi cha Cache katika VHDL: Hatua 4
Ubunifu wa Kidhibiti Rahisi cha Cache katika VHDL: Ninaandika hii inayoweza kufundishwa, kwa sababu niliona ni ngumu kupata nambari ya kumbukumbu ya VHDL kujifunza na kuanza kubuni kidhibiti cha kache. Kwa hivyo niliunda kiboreshaji mwenyewe kutoka mwanzoni, na nikaijaribu kwa mafanikio kwenye FPGA. Nina p
Ubunifu wa Kidhibiti Rahisi cha VGA katika VHDL na Verilog: Hatua 5
Ubunifu wa Kidhibiti Rahisi cha VGA katika VHDL na Verilog: Katika hii inayoweza kufundishwa, tutabuni Mdhibiti rahisi wa VGA katika RTL. Mdhibiti wa VGA ni mzunguko wa dijiti iliyoundwa kutolea maonyesho ya VGA. Inasomeka kutoka kwa bafa ya Fremu (Kumbukumbu ya VGA) ambayo inawakilisha fremu inayoonyeshwa, na inazalisha nece