Orodha ya maudhui:
- Hatua ya 1: Muhtasari wa SPI
- Hatua ya 2: Uainishaji wa muundo
- Hatua ya 3: Kuanza
- Hatua ya 4: Mwonekano wa RTL wa Master Core ya SPI na Mifumo ya Mawimbi ya Simulation
Video: Ubunifu wa Mwalimu wa SPI katika VHDL: 6 Hatua
2024 Mwandishi: John Day | [email protected]. Mwisho uliobadilishwa: 2024-01-30 12:51
Katika hii inayoweza kufundishwa, tutabuni SPI Bus Master kutoka mwanzoni mwa VHDL.
Hatua ya 1: Muhtasari wa SPI
- SPI ni basi inayolingana sawa
- Umaarufu wake na unyenyekevu uliifanya iwe kiwango cha ukweli katika mawasiliano ya serial
- Basi kamili-duplex
- Itifaki rahisi na kati ya basi ya haraka sana
Hatua ya 2: Uainishaji wa muundo
Hizi ni vipimo vya Mwalimu wa SPI tutabuni:
- Inasaidia njia zote nne za operesheni; kusanidi kwa nguvu
- Saa inawezesha udhibiti wa kuokoa nguvu
- Stimable urefu wa neno na kasi
- Usumbufu mmoja kwa usambazaji na upokeaji wote
Hatua ya 3: Kuanza
Kwanza kabisa, IP yetu inapaswa kuwa na miingiliano miwili. Moja ni serial interface na nyingine ni interface sambamba. Interface ya serial ina ishara za kiwango cha de-facto za SPI: MOSI, MISO, SS, SCLK.
Wakati mwingine MOSI huitwa SDO na MISO wakati mwingine huitwa SDI.
Sura ya interface hutumiwa kuwasiliana na vifaa vya nje vya nje, yaani, watumwa wa SPI.
Muunganisho sawa hutumiwa kuwasiliana na mwenyeji wetu yaani., Microcontroller au microprocessor, ambayo kwa kweli inamwambia Mwalimu ni data gani inayopaswa kusambazwa kwa mkondo na kupokelewa kwa mistari ya serial. yaani., Mabasi yote ya data ni ya kiolesura kinachofanana.
Tunayo saa ya ulimwengu inayoendesha mantiki ya ndani ya SPI, pamoja na SCLK, ambayo tunazalisha ndani.
Pia tuna ishara kadhaa za kudhibiti kama kuwezesha kuandika, kuwezesha saa. Na usumbue na ishara zingine za hali.
Kwa kuwa tunapaswa kushughulikia hali ngumu za kudhibiti, ni rahisi kubuni IPs za mawasiliano kama serial kama FSM. Tutabuni bwana wa SPI kama FSM pia. FSM itaendeshwa na saa nyingine ya ndani ambayo ni mara mbili ya SCLK. Saa hiyo ya ndani hutengenezwa kwa kutumia kaunta za synchronous kutoka saa ya ulimwengu.
Ishara zote za kudhibiti ambazo vikoa vya saa za kuvuka vina synchronisers kuwa upande salama.
Hatua ya 4: Mwonekano wa RTL wa Master Core ya SPI na Mifumo ya Mawimbi ya Simulation
Ni muundo wazi wa RTL bila IP ya kujitolea ya FPGA iliyotumiwa. Kwa hivyo ni nambari inayoweza kusafirishwa kwa FPGA yoyote.
Ilipendekeza:
Ubunifu wa Mchezo katika Flick katika Hatua 5: Hatua 5
Ubunifu wa Mchezo katika Flick katika Hatua 5: Flick ni njia rahisi sana ya kutengeneza mchezo, haswa kitu kama fumbo, riwaya ya kuona, au mchezo wa adventure
Ubunifu wa Kidhibiti Rahisi cha Kuweka Cache cha Ushirika katika VHDL: Hatua 4
Ubunifu wa Kidhibiti Rahisi cha Kuweka Cache cha Ushirika katika VHDL: Katika agizo langu la awali, tuliona jinsi ya kubuni kidhibiti cha kache rahisi cha moja kwa moja. Wakati huu, tunasonga mbele. Tutatengeneza njia rahisi ya kuweka njia nne ya kidhibiti cha ushirika. Faida? Kiwango kidogo cha kukosa, lakini kwa gharama ya maelezo
Ubunifu wa Kidhibiti cha Kukatiza kinachopangwa katika VHDL: Hatua 4
Ubunifu wa Mdhibiti wa Kukatiza unaoweza kupangwa katika VHDL: Nimezidiwa na aina ya majibu ninayopata kwenye blogi hii. Asante watu kwa kutembelea blogi yangu na kunihamasisha kushiriki maarifa yangu na wewe. Wakati huu, nitawasilisha muundo wa moduli nyingine ya kupendeza tunayoiona katika SOC zote - Kukatiza C
Ubunifu wa Kidhibiti Rahisi cha Cache katika VHDL: Hatua 4
Ubunifu wa Kidhibiti Rahisi cha Cache katika VHDL: Ninaandika hii inayoweza kufundishwa, kwa sababu niliona ni ngumu kupata nambari ya kumbukumbu ya VHDL kujifunza na kuanza kubuni kidhibiti cha kache. Kwa hivyo niliunda kiboreshaji mwenyewe kutoka mwanzoni, na nikaijaribu kwa mafanikio kwenye FPGA. Nina p
Ubunifu wa I2C Master katika VHDL: Hatua 5
Ubunifu wa I2C Master katika VHDL: Katika hii kufundisha, Kubuni bwana rahisi wa I2C katika VHDL inajadiliwa. Kumbuka: bonyeza kila picha ili uone picha kamili